崗位職責：

維護和完善數(shù)字電路綜合流程。

完成數(shù)字電路的時序約束。

提供timingsignoff的標準，并檢查STA結(jié)果。

生成自用EDA軟件需要的timingmodel數(shù)據(jù)。

協(xié)作工作，與團隊中的RTL設(shè)計工程師、數(shù)字后端工程師一起確保設(shè)計的準確性和成功交付。

崗位要求：

本科或以上學(xué)位，計算機工程、電子工程或相關(guān)領(lǐng)域。

2年以上數(shù)字電路綜合（SynopsysDesignCompiler）和時序約束經(jīng)驗。

熟練處理數(shù)字電路的時序分析和約束開發(fā)。

了解Verilog和SystemVerilogRTL設(shè)計語言和流程。

了解數(shù)字電路后端流程，如ICC2、Innovus、PrimeTime等。

了解物理設(shè)計和布局布線的基礎(chǔ)知識。

了解DFT的基礎(chǔ)知識和設(shè)計要求。

掌握腳本工具（如Tcl，Perl）的經(jīng)驗。

有FPGA，高速接口設(shè)計（例如DDR，PCIe，Ethernet，Serdes）優(yōu)先。

有良好的團隊合作和溝通能力，能夠與團隊中的其他工程師協(xié)作。

具有解決問題和尋找創(chuàng)新解決方案的能力。

具有良好的英語口語和寫作能力，能夠與海外同事合作