崗位職責：

1)使用仿真驗證工具進行FPGA設計驗證工作；

2)進行FPGA設計的靜態(tài)時序分析、編碼規(guī)則檢查、邏輯等效驗證、跨時鐘域分析；

3)協(xié)助制定驗證大綱，編寫驗證測試激勵、編寫完成驗證工作的相關文檔；

4)搭建驗證環(huán)境，編寫并執(zhí)行測試用例。

任職要求：

1)熟練掌握Verilog/SystemVerilog/VHDL/Tcl等語言，熟練掌握Modelsim、Vivado和ISE等EDA工具；

2)集成電路/電子/通訊/計算機/自動化控制相關專業(yè)，具有3-5年FPGA驗證經驗者優(yōu)先；

3)具有良好的發(fā)現問題和解決問題的能力，具有良好的文檔書寫能力；

4)具有良好的溝通能力，團隊協(xié)作能力，對待事情認真負責專注。